Verilog 硬體描述語言

Tuesday, December 16, 2008

請同學務必上網填寫修課的意見。http://163.23.1.86/questionnaire/login.asp

並上網填寫工程教育問卷調查。 http://ee2.dyu.edu.tw/ (請注意：有研究所與大學部不同的選項)

Monday, September 22, 2008

SynaptiCAD 使用簡介

http://www.dyu.edu.tw/~cschen/CODA/doc/syncad.doc

課程中會用到的工具軟體下載.....SynaptiCAD 試用版下載

1. 按滑鼠右鍵, 選 [另存目標] 到硬碟目錄, 再點選執行解壓縮到您要的目錄......http://www.dyu.edu.tw/~cschen/Verilog%20Computer%20Design/SynaptiCAD.exe

2. 點選執行 SYNCAD.EXE

Monday, September 15, 2008

請97-上學期(97年9月)修課同學在這個訊息下, 留下自己的部落格網址....

為方便評估同學學習成效, 請在這個訊息下回POST, 留下自己的部落格網址....

回覆意見 comment 格式如下:

學號, 名字(後兩字), 網址

例如: S950001, XX, http://????.blogspot.com

謝謝合作.......

Friday, December 21, 2007

module top();
wire data,clk,o;

system_clock #60 clock1(data);
system_clock #30 clock1(clk);

d_prim1 d1(o, clk, data);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;
initial
clk=0;
always
begin#(PERIOD/2)clk=~clk;
#(PERIOD-PERIOD/2)clk=~clk;
end
always@(posedge clk)if($time>1000)#(PERIOD-1)$stop;
endmodule

primitive d_prim1(q_out, clock, data);
output q_out;
input clock, data;
reg q_out;
table
(01) 0 : ? : 0;
(01) 1 : ? : 1;
(0?) 1 : 1 : 1;
(?0) ? : ? : -;
? (??) : ? : -;
endtable
endprimitive

Friday, December 14, 2007

1位元半加法器設計採用 UDP

module top();
wire a,b,c,s;

system_clock #100 clock1(a);
system_clock #50 clock1(b);

Adder_Sum S1(s, a, b);
Adder_Carry C1(c, a, b);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;
initial
clk=0;
always
begin#(PERIOD/2)clk=~clk;
#(PERIOD-PERIOD/2)clk=~clk;
end
always@(posedge clk)if($time>1000)#(PERIOD-1)$stop;
endmodule

primitive Adder_Sum(Sum, InA, InB);
output Sum;
input InA, InB;

table
// inputs : output
00 : 0;
01 : 1;
10 : 1;
11 : 0;
endtable
endprimitive

primitive Adder_Carry(Carry, InA, InB);
output Carry;
input InA, InB;
table
// inputs : output
00 : 0;
01 : 0;
10 : 0;
11 : 1;
endtable
endprimitive

Friday, September 28, 2007

請96-上學期(96年9月)修課同學在這個訊息下, 留下自己的部落格網址....

為方便評估同學學習成效, 請在這個訊息下回POST, 留下自己的部落格網址....

回覆意見 comment 格式如下:學號, 名字(後兩字), 網址

例如: S950001, XX, http://????.blogspot.com

謝謝合作.......

Friday, April 28, 2006

Delay Example

module top ;
reg a , b ;
wire c ;
nanf201 G1(c,a,b);

initial
begin a = 0 ;
b = 0 ;
#400 $finish ;
end

always
#40 a = ~ a ;

always
#80 b = ~ b ;

endmodule

module nanf201(O, A1, B1);
input A1, B1;
output O;

nand(O, A1,B1);

specify
specparam
Tpd_0_1 = 1.13:3.09:7.75,
Tpd_1_0 = 0.93:2.50:7.34;

(A1=>O) = (Tpd_0_1, Tpd_1_0);
(B1=>O) = (Tpd_0_1, Tpd_1_0);

endspecify

endmodule

Saturday, March 25, 2006

期末吊橋鋼纜分布實作的參考資訊

1. Visual C++ 教學 http://www.hkln.net/doc/c/begin/1st_eg.htm (香港學網)

2. C語言程式碼 http://www.isr.umd.edu/~austin/book.d/code.d/c.d/prog_cable.c
敎材: Introduction to Engineering Programming : in C, MATLAB and JAVA
ISBN : 0-471-00116-3
Mark Austin Civil Engineering and ISR, University of Maryland
David Chancogne ISR, University of Maryland
第8章