大葉大學校務發展架構
工學院教育目標
一、因材施教,培養具創新與實作能力之專業工程人才;
二、蘊育學生具人文素養、領導能力及團隊精神之人格特質;
三、兼顧理論與實務之教學,強化課程與新興科技之整合;
四、積極推動國際化,提升學生外語能力及國際視野。
工學院學生核心能力
一、運用數學、科學及工程知識之能力。
二、設計與執行實驗,以及分析與解釋數據之能力。
三、執行工程實務所需技術、技巧及使用工具之能力。
四、設計工程系統、元件或製程之能力。
五、計劃管理、有效溝通與團隊合作的能力。
六、發掘、分析及處理問題之能力。
七、認識時事議題,瞭解工程技術對環境、社會及全球的影響,並培養持續學習的習慣與能力。
八、理解專業倫理及社會責任。
大葉大學課程地圖
http://www.dyu.edu.tw/~aa2400/chinese_web/c-academic-affairs_02_03_5.htm
大葉大學電機系課程地圖
http://ee.dyu.edu.tw/index.php?num=5&f=
Thursday, November 24, 2011
Monday, November 07, 2011
Adder2 ~ 2位元加法器
module top;
reg [1:0] A, B;
reg Cin;
wire[1:0] Sum;
adder2 M2(Cout, Sum, A, B, Cin);
initial
begin
A=2'd1;
B=2'd1;
Cin=1'd1;
end
endmodule
module adder2(Cout, Sum, A, B, Cin);
output Cout;
output [1:0] Sum;
input [1:0] A, B;
input Cin;
adder1 I1 (C0, Sum[0], A[0], B[0], Cin);
adder1 I2 (Cout, Sum[1], A[1], B[1], C0);
endmodule
reg [1:0] A, B;
reg Cin;
wire[1:0] Sum;
adder2 M2(Cout, Sum, A, B, Cin);
initial
begin
A=2'd1;
B=2'd1;
Cin=1'd1;
end
endmodule
module adder2(Cout, Sum, A, B, Cin);
output Cout;
output [1:0] Sum;
input [1:0] A, B;
input Cin;
adder1 I1 (C0, Sum[0], A[0], B[0], Cin);
adder1 I2 (Cout, Sum[1], A[1], B[1], C0);
endmodule
Adder1 ~ 1位元加法器
module top;
system_clock #400 clock1(Cin);
system_clock #200 clock2(A);
system_clock #100 clock3(B);
adder1 M1(Cout, Sum, A, B, Cin);
endmodule
module adder1(Cout, Sum, A, B, Cin);
output Cout,Sum;
input A,B,Cin;
and I1 (AandB, A, B);
xor I2 (AxorB, A, B);
and I3 (And1, AxorB, Cin);
or I4 (Cout, AandB, And1);
xor I5 (Sum, AxorB, Cin);
endmodule
system_clock #400 clock1(Cin);
system_clock #200 clock2(A);
system_clock #100 clock3(B);
adder1 M1(Cout, Sum, A, B, Cin);
endmodule
module adder1(Cout, Sum, A, B, Cin);
output Cout,Sum;
input A,B,Cin;
and I1 (AandB, A, B);
xor I2 (AxorB, A, B);
and I3 (And1, AxorB, Cin);
or I4 (Cout, AandB, And1);
xor I5 (Sum, AxorB, Cin);
endmodule
Monday, October 24, 2011
Monday, October 17, 2011
範例: 多工器
module top;
system_clock #400 clock1(A);
system_clock #200 clock2(B);
system_clock #100 clock3(SEL);
mux M1(OUT, A, B, SEL);
endmodule
module mux(OUT, A, B, SEL);
output OUT;
input A,B,SEL;
not I5 (sel_n, SEL) ;
and I6 (sel_a, A, SEL);
and I7 (sel_b, sel_n, B);
or I4 (OUT, sel_a, sel_b);
endmodule
module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;
initial clk=0;
always
begin
#(PERIOD/2) clk=~clk;
end
always@(posedge clk)
if($time>1000)$stop;
endmodule
Monday, September 19, 2011
請100-上學期(100年9月)修課同學在這個訊息下, 留下自己的部落格網址....
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