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fig2-1

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ex2-2

fig 1.1

實作練習:1

上課用電子書

J.M. Lee, Verilog Quickstart － A Practical Guide to Simulation and Synthesis in Verilog, 3rd ed., 2002. ISBN 0-7923-7672-2

http://www.netlibrary.com/ 線上閱覽

多核系統晶片實驗室

http://mpsoc.uni.cc

課程中會用到的範例程式碼 Verilog

http://www.dyu.edu.tw/~cschen/DOC/mpsoc/SOC_Verilog_98.rar (2.58 MB)

SynaptiCAD 使用簡介

http://www.dyu.edu.tw/~cschen/CODA/doc/syncad.doc

Verilog 網路教學

http://www.ele.ksu.edu.tw/yctu/www/notes/Verilog/index.htm

崑山科大電子系 梁東雄老師教學網頁
http://www.ele.ksu.edu.tw/dhliang/cai/xilinx/main.htm

請98-上學期(98年9月)修課同學在這個訊息下, 留下自己的部落格網址....

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請同學務必上網填寫修課的意見。http://163.23.1.86/questionnaire/login.asp

並上網填寫工程教育問卷調查。 http://ee2.dyu.edu.tw/ (請注意：有研究所與大學部不同的選項)

SynaptiCAD 使用簡介

http://www.dyu.edu.tw/~cschen/CODA/doc/syncad.doc

課程中會用到的工具軟體下載.....SynaptiCAD 試用版 下載

1. 按滑鼠右鍵, 選 [另存目標] 到硬碟目錄, 再點選執行 解壓縮 到您要的目錄......http://www.dyu.edu.tw/~cschen/Verilog%20Computer%20Design/SynaptiCAD.exe

2. 點選執行 SYNCAD.EXE

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正緣觸發的UDP

module top();
wire data,clk,o;

system_clock #60 clock1(data);
system_clock #30 clock1(clk);

d_prim1 d1(o, clk, data);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;
initial
clk=0;
always
begin#(PERIOD/2)clk=~clk;
#(PERIOD-PERIOD/2)clk=~clk;
end
always@(posedge clk)if($time>1000)#(PERIOD-1)$stop;
endmodule

primitive d_prim1(q_out, clock, data);
output q_out;
input clock, data;
reg q_out;
table
(01) 0 : ? : 0;
(01) 1 : ? : 1;
(0?) 1 : 1 : 1;
(?0) ? : ? : -;
? (??) : ? : -;
endtable
endprimitive

1位元半加法器設計 採用 UDP

module top();
wire a,b,c,s;

system_clock #100 clock1(a);
system_clock #50 clock1(b);

Adder_Sum S1(s, a, b);
Adder_Carry C1(c, a, b);

endmodule

module system_clock(clk);
parameter PERIOD=100;
output clk;
reg clk;
initial
clk=0;
always
begin#(PERIOD/2)clk=~clk;
#(PERIOD-PERIOD/2)clk=~clk;
end
always@(posedge clk)if($time>1000)#(PERIOD-1)$stop;
endmodule

primitive Adder_Sum(Sum, InA, InB);
output Sum;
input InA, InB;

table
// inputs : output
00 : 0;
01 : 1;
10 : 1;
11 : 0;
endtable
endprimitive

primitive Adder_Carry(Carry, InA, InB);
output Carry;
input InA, InB;
table
// inputs : output
00 : 0;
01 : 0;
10 : 0;
11 : 1;
endtable
endprimitive

請96-上學期(96年9月)修課同學在這個訊息下, 留下自己的部落格網址....

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